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path: root/FPGA/vhdl/message.vhd.bak
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-rw-r--r--FPGA/vhdl/message.vhd.bak71
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diff --git a/FPGA/vhdl/message.vhd.bak b/FPGA/vhdl/message.vhd.bak
new file mode 100644
index 0000000..b8bccf1
--- /dev/null
+++ b/FPGA/vhdl/message.vhd.bak
@@ -0,0 +1,71 @@
1------------------------------------------
2-- Message 32 characteres ASCII
3-- ESIEE, JPO 2008
4-- Bienvenue
5------------------------------------------
6-- Creation : A. Exertier, mars 2008
7-- Modification : A. Exertier, avril 2013
8------------------------------------------
9
10
11library ieee;
12use ieee.std_logic_1164.all;
13use ieee.numeric_std.all;
14
15entity message is
16port (
17 adr : in std_logic_vector(4 downto 0);
18 do : out std_logic_vector(7 downto 0)
19 );
20end entity;
21
22architecture RTL of message is
23 type contenu is array (0 to 31) of std_logic_vector(7 downto 0);
24 constant mes : contenu := (
25 -- 1ere ligne (de 15 caracteres)
26 -- Mettre le code ASCII (en hexadecimal) de chaque caractère
27 -- exemple T => 54 (en hexadecimal)
28 -- 0=> X"54", indique que le 1er caractere (n°0) est un T
29 -- Modifier les valeurs ASCII ci-dessous
30
31 -- 53 63 69 65 6e 63 65 20 69 73 20 66 75 6e 21
32 -- Science is fun!
33
34 0 => X"20", --
35 1 => X"53", -- S
36 2 => X"63", -- c
37 3 => X"69", -- i
38 4 => X"65", -- e
39 5 => X"6e", -- n
40 6 => X"63", -- c
41 7 => X"65", -- e
42 8 => X"20", --
43 9 => X"20", --
44 10 => X"5E", -- ^
45 11 => X"20", --
46 12 => X"20", --
47 13 => X"5E", -- ^
48 14 => X"20", --
49 15 => X"20", --
50 -- 2eme ligne (de 15 caracteres)
51 16 => X"20", --
52 17 => X"69", -- i
53 18 => X"73", -- s
54 19 => X"20", --
55 20 => X"66", -- f
56 21 => X"75", -- u
57 22 => X"6e", -- n
58 23 => X"21", -- !
59 24 => X"20", --
60 25 => X"20", --
61 26 => X"60", -- _
62 27 => X"5F", -- _
63 28 => X"5F", -- _
64 29 => X"2F", -- /
65 30 => X"20", --
66 31 => X"20" --
67 -- ne plus rien modifier en dessous de cette ligne
68 );
69begin
70 do <= mes(to_integer(unsigned(adr)));
71end architecture; \ No newline at end of file