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path: root/FPGA/vhdl/message.vhd
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-- Message 32 characteres ASCII
-- ESIEE, JPO 2008
-- Bienvenue
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-- Creation     : A. Exertier, mars 2008
-- Modification : A. Exertier, avril 2013
------------------------------------------


library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity message is
port (
	adr : in std_logic_vector(4 downto 0);
	do : out std_logic_vector(7 downto 0)
	);
end entity;

architecture RTL of message is
  type contenu is array (0 to 31) of std_logic_vector(7 downto 0);
  constant mes : contenu := (
  -- 1ere ligne (de 15 caracteres)
  -- Mettre le code ASCII (en hexadecimal) de chaque caractère
  -- exemple T => 54 (en hexadecimal)
  -- 0=> X"54", indique que le 1er caractere (n°0) est un T
  -- Modifier les valeurs ASCII ci-dessous
	0  => X"54",  -- T
	1  => X"68",  -- h
	2  => X"65",  -- e
	3  => X"20",  -- 
	4  => X"44",  -- D
	5  => X"72",  -- r
	6  => X"65",  -- e
	7  => X"61",  -- a
	8  => X"6D",  -- m
	9  => X"20",  --  
	10 => X"54",  -- T
	11 => X"65",  -- e
	12 => X"61",  -- a
	13 => X"6D",  -- m
	14 => X"20",  --  
	15 => X"3A",  -- :
  -- 2eme ligne (de 15 caracteres)
	16 => X"43",  -- C
	17 => X"6F",  -- o
	18 => X"72",  -- r
	19 => X"69",  -- i
	20 => X"6E",  -- n
	21 => X"6E",  -- n
	22 => X"65",  -- e
	23 => X"20",  --  
	24 => X"65",  -- e
	25 => X"74",  -- t
	26 => X"20",  --  
	27 => X"41",  -- A
	28 => X"6E",  -- n
	29 => X"6E",  -- n 
	30 => X"65",  -- e 
	31 => X"21"   -- !
  -- ne plus rien modifier en dessous de cette ligne
	);
begin
  do <= mes(to_integer(unsigned(adr)));
end architecture;